2022-12-05から1日間の記事一覧
// VerilogHDLでは、Cと同様にマクロが使えます // Cの乱暴は変換に対して、VerilogHDLではマクロ変換に「'」をつけることで、 // 暴発変換防止が効いてます。 // = たとえば、 -- `define slice(xx,n,W) xx[(n)*(W)+:(W)] wire [15:0] Datss ; wire [3:0] D…
散歩師・漫画居士のくだらなクラブ日記
ども、散歩師・漫画居士っす。散歩したり実働模型作ったりが趣味なんで、その時に思いついたこととか書くッス
